עדיין מחפשים עבודה במנועי חיפוש? הגיע הזמן להשתדרג!

במקום לעבור לבד על אלפי מודעות, Jobify מנתחת את קורות החיים שלך ומציגה לך רק משרות שבאמת מתאימות לך.

מעל 90,000 משרות • אלפי משרות חדשות בכל יום
חינם. בלי פרסומות. בלי אותיות קטנות.

DOCX, DOC, PDF - בעברית או באנגלית

כבר העליתם קו"ח בעבר? כניסה

חברה בתחום הייטק / חומרה / תוכנה / סייבר

רעננה

חברה בתחום הייטק / חומרה / תוכנה / סייבר

רעננה
מלאה
22,000-32,000 ₪ שכר משוער (AI)
השכר המצוין אינו פרסום של המעסיק

In this role, you will join our Formal Verification team, executing full verification cycle from architectural definition and FV strategy definition to full execution and final sign-off, utilizing advanced Formal Verification methodologies and tools.
This role allows for independent work, impactful input, and substantial contributions to the VLSI departments verification tasks
Responsibilities:
Develop Formal Test benches and Properties - Write and maintain System Verilog Assertions to formally verify RTL designs using industry-standard formal tools.
Collaborating with Design and Verification Teams.
Contribute to Verification Planning and Coverage.
Define formal verification plans, track progress, and contribute to achieving verification completeness.

Requirements:
Bachelors degree in electrical engineering.
3-5 years of experience in verification position.
Proficiency in System Verilog is essential.
A proactive, self-driven individual with problem-solving and complex analysis capabilities.
Capable of delivering results in a dynamic, agile environment, both independently and organization-wide
Advantages:
Practical experience with Jasper is beneficial; familiarity with SV-UVM, Python, and Tcl is advantageous.
Experience in Formal Verification or Dynamic Verification.

This position is open to all candidates.

DOCX, DOC, PDF - בעברית או באנגלית

כבר העליתם קו"ח בעבר? כניסה