עדיין מחפשים עבודה במנועי חיפוש? הגיע הזמן להשתדרג!
במקום לעבור לבד על אלפי מודעות, Jobify מנתחת את קורות החיים שלך ומציגה לך רק משרות שבאמת מתאימות לך.
מעל 80,000 משרות • 4,000 חדשות ביום
חינם. בלי פרסומות. בלי אותיות קטנות.
Responsibilities:
* Define and build verification environments from scratch at both Block and Top levels.
* Write SystemVerilog testbenches using advanced methodologies (UVM - strong advantage).
* Perform simulations and analyze results (Directed & Random testing
* Define and track coverage metrics (Code & Functional) to ensure verification goals are met.
* Work with leading simulation tools such as ModelSim, Questa, or Vivado.
* Bachelors degree in Electrical, Electronics, or Computer Engineering.
* 3-4 years of experience in FPGA/ASIC verification.
* Strong proficiency in SystemVerilog or Specman (e) Experience with structured verification methodologies such as UVM, OVM, or VMM.
במקום לעבור לבד על אלפי מודעות, Jobify מנתחת את קורות החיים שלך ומציגה לך רק משרות שבאמת מתאימות לך.
מעל 80,000 משרות • 4,000 חדשות ביום
חינם. בלי פרסומות. בלי אותיות קטנות.