עדיין מחפשים עבודה במנועי חיפוש? הגיע הזמן להשתדרג!
במקום לעבור לבד על אלפי מודעות, Jobify מנתחת את קורות החיים שלך ומציגה לך רק משרות שבאמת מתאימות לך.
מעל 80,000 משרות • 4,000 חדשות ביום
חינם. בלי פרסומות. בלי אותיות קטנות.
Responsibilities:
* Build and run advanced verification environments (SystemVerilog, UVM)
* Develop TEST plans, testbenches, and execute simulations
* Perform Functional Coverage, Constraint Random testing, UVM scoreboard and register model work
* Support legacy environments in Verilog/VHDL
* Write automation scripts in Python and TCL.
Requirements:
* B.Sc. in Electrical/Electronics Engineering mandatory
* 3+ years of experience in FPGA/ASIC verification
* Hands-on experience with UVM & SystemVerilog
* Proven experience in environment integration and coverage reporting
* Strong scripting skills ( Python, TCL) Advantages:
* Experience with Assertion Based Verification (ABV)
* Familiarity with Verification IPs and communication protocols (PCIe, Ethernet, I2C, SPI, AXI)
* Background in RTL design (Verilog/VHDL).
במקום לעבור לבד על אלפי מודעות, Jobify מנתחת את קורות החיים שלך ומציגה לך רק משרות שבאמת מתאימות לך.
מעל 80,000 משרות • 4,000 חדשות ביום
חינם. בלי פרסומות. בלי אותיות קטנות.