עדיין מחפשים עבודה במנועי חיפוש? הגיע הזמן להשתדרג!

במקום לעבור לבד על אלפי מודעות, Jobify מנתחת את קורות החיים שלך ומציגה לך רק משרות שבאמת מתאימות לך.

מעל 80,000 משרות • 4,000 חדשות ביום
חינם. בלי פרסומות. בלי אותיות קטנות.

חברה בתחום הייטק / חומרה / תוכנה / סייבר

הרצליה

חברה בתחום הייטק / חומרה / תוכנה / סייבר

הרצליה
מלאה

In this role, you will join our Formal Verification team, executing full verification cycle from architectural definition and FV strategy definition to full execution and final sign-off, utilizing advanced Formal Verification methodologies and tools.

This role allows for independent work, impactful input, and substantial contributions to the VLSI departments verification tasks.

Requirements:
Bachelors degree in Electrical Engineering from a leading university.
1-2 years experience in Formal Verification.
Proficiency in System Verilog is essential.
Practical experience with Jasper is beneficial; familiarity with SV-UVM, Python, and Tcl is advantageous.
A proactive, self-driven individual with problem-solving and complex analysis capabilities.
Capable of delivering results in a dynamic, agile environment, both independently and organization-wide.

This position is open to all candidates.