jobify_logo

עדיין מחפשים עבודה במנועי חיפוש? הגיע הזמן להשתדרג!

במקום לעבור לבד על אלפי מודעות, Jobify מנתחת את קורות החיים שלך ומציגה לך רק משרות שבאמת מתאימות לך.

מעל 80,000 משרות • 4,000 חדשות ביום
חינם. בלי פרסומות. בלי אותיות קטנות.

Hiway Hiway

  • רעננה

Hiway Hiway

  • רעננה
  • bag_icon מלאה
  • coins_icon 25,000-35,000 ₪ (הערכה מבוססת AI)
    זוהי הערכת טווח שכר מבוססת AI ולא פרסום של המעסיק

:Responsibilities
Design, implement, and verify RTL blocks for memory, control, and compute subsystems within our custom multiphysics computation unit.

Collaborate with our system software and architecture teams to define block-level specifications and ensure alignment with performance and integration goals.

Develop and maintain functional verification infrastructure to validate design correctness across simulation and hardware testbenches.

Support synthesis, timing analysis, and backend integration, working closely with the company’s physical design and CAD engineers.

Contribute to architectural exploration and hardware-software co-design efforts to shape future iterations of our's compute platform.

:Required Skills and Experience
Extensive experience in RTL design (Verilog/SystemVerilog) for control logic, datapaths, memory subsystems, and specialized processing units.

Strong understanding of digital architecture, including pipelining, arbitration, memory hierarchy, and system-level integration.

Proficiency in functional verification, including testbench development, assertions, coverage metrics, and debugging (UVM experience is a plus).

Familiarity with ASIC and FPGA design flows, including synthesis, timing closure, and DFT.

Comfortable working across the full hardware stack — from architectural specification and microarchitecture to physical implementation support.

Language: English at a proficient level. French is a plus.


במקום לעבור לבד על אלפי מודעות, Jobify מנתחת את קורות החיים שלך ומציגה לך רק משרות שבאמת מתאימות לך.

מעל 80,000 משרות • 4,000 חדשות ביום
חינם. בלי פרסומות. בלי אותיות קטנות.

שאלות ותשובות עבור משרת Senior Design Engineer

לתפקיד Senior Design Engineer בחברת Hiway נדרש ניסיון עשיר בתכנון RTL (Verilog/SystemVerilog) עבור לוגיקת בקרה, נתיבי נתונים, תת-מערכות זיכרון ויחידות עיבוד מיוחדות. כמו כן, נדרשת הבנה חזקה בארכיטקטורה דיגיטלית, כולל Pipelining, ארביטרציה, היררכיית זיכרון ואינטגרציה ברמת המערכת. שליטה באימות פונקציונלי והיכרות עם תהליכי תכנון ASIC ו-FPGA חיוניות גם הן.

משרות נוספות מומלצות עבורך
לכל המשרות של מהנדס תכנון חומרה בכיר

הכשרות רלוונטיות

Real Time College

Real Time College

קורס FPGA Design

  • ערב
  • clk_icon 10 חודשים

2026 Ⓒ ג'וביפיי - כל הזכויות שמורות

קרן עזריאלי טקסט בעברית עם סמל אינסוף social_security the_israeli_employment_service israel_innovation_authority work_office המקום