jobify_logo ×
  • מִשׁתַמֵשׁ
  • התחברות/הרשמה111
  • עמוד הבית
  • מי אנחנו
  • מעסיקים מובילים
  • פרסום משרה חינם
  • צרו קשר
  • תנאי שימוש
  • מדיניות פרטיות
  • הצהרת נגישות
קרן עזריאלי טקסט בעברית עם סמל אינסוף social_security the_israeli_employment_service work_office המקום
jobify_logo
  • מי אנחנו
  • מעסיקים מובילים
  • פרסום משרה חינם
  • צרו קשר
דילוג לתוכן

עדיין מחפשים עבודה במנועי חיפוש? הגיע הזמן להשתדרג!

במקום לעבור לבד על אלפי מודעות, Jobify מנתחת את קורות החיים שלך ומציגה לך רק משרות שבאמת מתאימות לך.

מעל 80,000 משרות • 4,000 חדשות ביום
חינם. בלי פרסומות. בלי אותיות קטנות.

Design Verification Engineer

Ready Group

Ready Group Ready Group

  • תל אביב - יפו
  • LinkedIn
LinkedIn

Design Verification Engineer

Ready Group

Ready Group Ready Group

  • תל אביב - יפו
  • bag_icon היברידית
  • coins_icon 25,000-40,000 ₪ (הערכה מבוססת AI)
    הערכה מבוססת AI ולא שכר של המעסיק
  • LinkedIn
LinkedIn


Senior Verification Engineer

We are looking for a skilled and motivated Verification Engineer to join our team!

What you will do:

  • Define and implement verification strategies in collaboration with cross-functional teams.
  • Develop and maintain a UVM-based environment.
  • Write testbenches and verification components using SystemVerilog
  • Use scripting languages (e.g., Python, Perl).

Requirements:

  • BSc or MSc in Electrical Engineering, Computer Engineering, or a related field from a well-established university .
  • 5+ years of experience in ASIC design or verification.
  • Strong experience with SystemVerilog and familiarity with UVM methodology.

Location: Tel-Aviv



במקום לעבור לבד על אלפי מודעות, Jobify מנתחת את קורות החיים שלך ומציגה לך רק משרות שבאמת מתאימות לך.

מעל 80,000 משרות • 4,000 חדשות ביום
חינם. בלי פרסומות. בלי אותיות קטנות.

שאלות ותשובות עבור משרת Design Verification Engineer

כמה שנות ניסיון נדרשות לתפקיד מהנדס אימות תכנון ב-Ready Group? לתפקיד מהנדס אימות תכנון ב-Ready Group נדרשות לפחות 5 שנות ניסיון בתכנון ASIC או באימות.

מהנדס אימות תכנון ב-Ready Group יהיה אחראי על הגדרת ויישום אסטרטגיות אימות בשיתוף פעולה עם צוותים שונים, פיתוח ותחזוקת סביבת UVM, וכתיבת רכיבי בדיקה ואימות באמצעות SystemVerilog ושפות סקריפטים כמו Python ו-Perl.

הכישורים הנדרשים לתפקיד מהנדס אימות תכנון ב-Ready Group כוללים תואר ראשון או שני בהנדסת חשמל או מחשבים, ניסיון של 5+ שנים בתכנון ASIC או אימות, וניסיון חזק עם SystemVerilog והיכרות עם מתודולוגיית UVM.

משרות נוספות מומלצות עבורך
  • רשימת משאלות

    VLSI Verification Engineer

    • map_icon חיפה
    פרוטאנטקס

    פרוטאנטקס

  • רשימת משאלות

    Senior VLSI Verification Engineer

    • map_icon חיפה
    פרוטאנטקס

    פרוטאנטקס

  • רשימת משאלות

    Verification Engineer

    • map_icon מיקום לא צוין
    Dialog

    Dialog

  • רשימת משאלות

    Verification Engineer

    • map_icon תל אביב - יפו
    Gotfriends

    Gotfriends

  • רשימת משאלות

    VLSI Engineer

    • map_icon תל אביב - יפו
    Gotfriends

    Gotfriends

  • רשימת משאלות

    ASIC Engineer

    • map_icon תל אביב - יפו
    Cisco

    Cisco

לכל המשרות של ASIC Verification Engineer

ניתן לצפות במשרות שסימנת בכל שלב תחת התפריט הראשי בקטגוריית 'משרות שאהבתי'

המקום קרן עזריאלי טקסט בעברית עם סמל אינסוף
  • מי אנחנו
  • מעסיקים מובילים
  • צרו קשר
  • תנאי שימוש
  • מדיניות פרטיות
  • הצהרת נגישות

2026 Ⓒ ג'וביפיי - כל הזכויות שמורות

קרן עזריאלי טקסט בעברית עם סמל אינסוף social_security the_israeli_employment_service israel_innovation_authority work_office המקום
המערכת בונה את הפרופיל התעסוקתי שלך

עוד רגע...

המערכת זיהתה ששינית את הנתונים באזור האישי ומעדכנת את ההמלצות על תפקידים ומשרות בהתאם.

מצטערים, לא הצלחנו לנתח בהצלחה את הנתונים שהזנת.
אתם מוזמנים לנסות להזין שוב או להעלות קובץ קורות חיים במידה ויש לכם.
בהצלחה

הגעת להגבלה היומית של שלושה עדכונים בפרופיל האישי ביום

loader

הבקשה שלך נשלחה בהצלחה!

יש באפשרותך לשלוח בקשה לקבלת ייעוץ אישי ללא עלות מיועצת קריירה.

באפשרותך לשלוח בקשה לקבלת ייעוץ אישי ללא עלות

  • בעיה טכנית

  • סיוע בכתיבת קורות חיים או בהכנה לראיון עבודה

  • התאמה של משרות

  • אחר:

פנייתך נשלחה בהצלחה. נציג מטעם ארגון נכי צהל ייצור איתך קשר בהקדם