עדיין מחפשים עבודה במנועי חיפוש? הגיע הזמן להשתדרג!
במקום לעבור לבד על אלפי מודעות, Jobify מנתחת את קורות החיים שלך ומציגה לך רק משרות שבאמת מתאימות לך.
מעל 80,000 משרות • 4,000 חדשות ביום
חינם. בלי פרסומות. בלי אותיות קטנות.
מלאה
22,000-30,000 ₪
הקמה והרצה של סביבות ווריפיקציה Random Besed Verification
שימוש במתודולוגיות System Verilog UVM משלב ההגדרה - Test Plan, דרך כתיבת Random Constraint ועד רמת Functional Coverage
תמיכה בסביבות ווריפיקציה קיימות (Legacy), בשפות VHDL / Verilog / System verilog
כתיבת סקריפטים ב-TCL ו - ב- PYTHON .
דרישות התפקיד
תואר ראשון בהנדסת חשמל ואלקטרוניקה - חובה
3 שנות ניסיון לפחות בווריפיקציה.
ניסיון בכתיבת סביבות ווריקפציה ע"פ עקרונות Reuse, UVM.
ביצוע אינטגרציה של סביבות ווריפיקציה.
מימוש ודיווח Functional Coverage
עבודה עם UVM Register Model / UVM scoreboard
הכרות עם Assertion Based Verification - יתרון
הכרות טובה עם VIP's והטמעה בסביבת הווריקפציה - יתרון
הכרות עם פרוטוקולי תקשורת דוגמת AXI, SPI, I2C, ETH, PCIe - יתרון
ניסיון בתהליכי פיתוח תכן בשפות VHDL / Verilog - יתרון
במקום לעבור לבד על אלפי מודעות, Jobify מנתחת את קורות החיים שלך ומציגה לך רק משרות שבאמת מתאימות לך.
מעל 80,000 משרות • 4,000 חדשות ביום
חינם. בלי פרסומות. בלי אותיות קטנות.
יהוד-מונוסון
