Verification Engineer

עדיין מחפשים עבודה במנועי חיפוש? הגיע הזמן להשתדרג!

במקום לעבור לבד על אלפי מודעות, Jobify מנתחת את קורות החיים שלך ומציגה לך רק משרות שבאמת מתאימות לך.

מעל 90,000 משרות • אלפי משרות חדשות בכל יום
חינם. בלי פרסומות. בלי אותיות קטנות.

DOCX, DOC, PDF - בעברית או באנגלית

כבר העליתם קו"ח בעבר? כניסה

sqlink

רמלה, חולון, רמת גן, לוד, ראשון לציון

sqlink

רמלה, חולון, רמת גן, לוד, ראשון לציון
מלאה
22,000-30,000 ₪ שכר משוער (AI)
השכר המצוין אינו פרסום של המעסיק

ארגון ביטחוני באזור המרכז מגייס Verification Engineerהתפקיד כולל: פיתוח סביבות Verification במתודולוגיית UVM עבור מערכות FPGA, הגדרה, ארכיטקטורה ופיתוח של סביבות אימות מרמת Block Level ועד Full-Chip, עבודה על מגוון פרויקטים בתחומי עיבוד אות ו-Controllers, וכן עבודה בצמוד לצוותי FPGA, מהנדסי מערכת ואלגוריתמאים.דרישות:- 5 שנות ניסיון בתחום הוריפיקציה משלב הגדרת Test Plan ועד Coverage- ניסיון מעשי ב-UVM וב-SystemVerilog- ניסיון ב-Verification עבור FPGA / ASIC- ניסיון ב-RTL Debugging - B.Sc בהנדסת חשמל / אלקטרוניקה / מדעי המחשבניסיון: 5-6 שנים