עדיין מחפשים עבודה במנועי חיפוש? הגיע הזמן להשתדרג!
במקום לעבור לבד על אלפי מודעות, Jobify מנתחת את קורות החיים שלך ומציגה לך רק משרות שבאמת מתאימות לך.
מעל 80,000 משרות • 4,000 חדשות ביום
חינם. בלי פרסומות. בלי אותיות קטנות.
We are looking for best-in-class Physical Design Engineers to join our outstanding Networking Silicon engineering team, developing the industry's best high-speed communication devices, delivering the highest throughput and lowest latency! Come and take a part in designing our groundbreaking and innovating chips, enjoy working in a meaningful, growing and highly professional environment where you make a significant impact in a technology-focused company.
What you'll be doing:
You will be in charge of developing full-chip physical design methodologies, Physical Verification development and support through all the projects, Tapeout activities for implementation of networking chips and SOCs.
Work closely with Full Chip Layout owners and block owners, project managers to assure high quality and timely convergence.
Come up with unique and creative solutions to the state of the art FCL physical design problems that are needed for our chips.
We expect you to run, debug, and approve Physi
דרישות:
What we need to see:
B.SC./ M.SC. in Electrical Engineering/Computer Engineering (or equivalent experience).
You should have at least 5+ years of hands-on Full-chip layout and Physical Verification experience, demonstrating your proven expertise.
A strong background in Physical Verification methodology, including DRC / LVS / ANT / ERC / DFM in advanced process nodes is necessary.
Proficiency using Python, Tcl, Shell, Make scripting.
Experience in Linux environments.
AI tools orientation or alternatively a desire to learn.
Familiarity with physical build EDA tools, including Synopsys (ICC2/FC) and Cadence (Innovus).
Familiarity with Physical Verification tools: Synopsys (ICV), Siemens (Calibre)
Self-motivation, attention to detail, and good interpersonal skills.
Ways to stand out from the crowd:
Experience with data collection and analysis
Experience in methodology definition / flow owner of Full-chip / Place and Route
Great teammate.
Ownership, self-learning skills,
במקום לעבור לבד על אלפי מודעות, Jobify מנתחת את קורות החיים שלך ומציגה לך רק משרות שבאמת מתאימות לך.
מעל 80,000 משרות • 4,000 חדשות ביום
חינם. בלי פרסומות. בלי אותיות קטנות.
שאלות ותשובות עבור משרת Senior Full Chip Layout and Physical Verification CAD Engineer
כמהנדס/ת Senior Full Chip Layout and Physical Verification CAD ב-Nvidia, תהיה/תהיי אחראי/ת על פיתוח מתודולוגיות תכנון פיזי של שבבים מלאים, פיתוח ותמיכה באימות פיזי לאורך כל הפרויקטים, ופעילויות Tapeout ליישום שבבי רשת ו-SOCs. התפקיד כולל גם עבודה צמודה עם בעלי פריסת שבבים מלאים, מנהלי בלוקים ומנהלי פרויקטים כדי להבטיח איכות גבוהה והתכנסות בזמן.
משרות נוספות מומלצות עבורך
-
ASIC Physical Design Engineer
-
קיסריה
Cisco
-
-
Senior Physical Design Engineer
-
הוד השרון
Hardware Company
-
-
Physical Design Backend Engineer
-
חיפה
Mobileye
-
-
Senior Physical Design Engineer
-
הוד השרון
HighTech Company
-
-
Senior Full Chip Layout and Physical Verification CAD Engineer
-
יקנעם עילית
NVIDIA
-
-
Senior Full Chip Layout and Physical Verification CAD Engineer
-
תל אביב - יפו
NVIDIA
-