עדיין מחפשים עבודה במנועי חיפוש? הגיע הזמן להשתדרג!
במקום לעבור לבד על אלפי מודעות, Jobify מנתחת את קורות החיים שלך ומציגה לך רק משרות שבאמת מתאימות לך.
מעל 80,000 משרות • 4,000 חדשות ביום
חינם. בלי פרסומות. בלי אותיות קטנות.
מיקום המשרה: גוש דן
לחברת תקשורת ותיקה ומעולה, דרוש/ה מהנדס/ת Verilog Design מנוסה לרכיביASIC /FPGA
דרישות:
תואר ראשון בהנדסת אלקטרוניקה מהטכניון/אוניברסיטה, בוגר בהצטיינות – יתרון משמעותי
3-5 שנות ניסיון ב – Design Verilog עבור רכיבי FPGA/ASIC בתחום התקשורת
הכרת פרוטוקולי תקשורת (Ethernet, TCP/IP)
ניסיון בתחום Network processors – יתרון משמעותי
הכרות עם מתודולוגיות וריפיקציה Specman/uvm/system verilog – יתרון משמעותי
במקום לעבור לבד על אלפי מודעות, Jobify מנתחת את קורות החיים שלך ומציגה לך רק משרות שבאמת מתאימות לך.
מעל 80,000 משרות • 4,000 חדשות ביום
חינם. בלי פרסומות. בלי אותיות קטנות.