עדיין מחפשים עבודה במנועי חיפוש? הגיע הזמן להשתדרג!
במקום לעבור לבד על אלפי מודעות, Jobify מנתחת את קורות החיים שלך ומציגה לך רק משרות שבאמת מתאימות לך.
מעל 90,000 משרות • אלפי משרות חדשות בכל יום
חינם. בלי פרסומות. בלי אותיות קטנות.
DOCX, DOC, PDF - בעברית או באנגלית
כבר העליתם קו"ח בעבר? כניסה
מלאה
25,000-35,000 ₪
קצת על התפקיד:
הקמה וניהול צוות ורפקציה וקושחה (FPGA) מולטי-דיסציפלינארי.
Hands-On ביצוע תכן ובדיקות לוגיות של רכיבים מתכנתים או מודולים בתוכם.
תכנון ארכיטקטורה לאימות ותכנון לוגי ברמת על.
יצירת והטמעת נהלים ושיטות פיתוח מתקדמות הכוללות פיתוח IPs ושיטות לפיתוח תכנים גנריים.
הקמת סביבת וריפקציה UVM מלאה, כולל שימוש ב Verification IPs פנים חברתיים וחיצוניים.
אחריות מערכתית של ה FW וממשקיה, העמקה וחידוד של דרישות המערכת.
הגדרת Test Plan לסביבה, ויישום לפי מתודולוגיית UVM.
יכולת ואחריות על חניכה וביצוע בקרה מקצועית על הצוות.
עבודה שוטפת עם מפתחי FPGA ומהנדסי המערכת, ובנוסף עבודה עם מפתחי תוכנה-תשתיות תוכנה בהתאם לצורך.
הקמה וניהול צוות ורפקציה וקושחה (FPGA) מולטי-דיסציפלינארי.
Hands-On ביצוע תכן ובדיקות לוגיות של רכיבים מתכנתים או מודולים בתוכם.
תכנון ארכיטקטורה לאימות ותכנון לוגי ברמת על.
יצירת והטמעת נהלים ושיטות פיתוח מתקדמות הכוללות פיתוח IPs ושיטות לפיתוח תכנים גנריים.
הקמת סביבת וריפקציה UVM מלאה, כולל שימוש ב Verification IPs פנים חברתיים וחיצוניים.
אחריות מערכתית של ה FW וממשקיה, העמקה וחידוד של דרישות המערכת.
הגדרת Test Plan לסביבה, ויישום לפי מתודולוגיית UVM.
יכולת ואחריות על חניכה וביצוע בקרה מקצועית על הצוות.
עבודה שוטפת עם מפתחי FPGA ומהנדסי המערכת, ובנוסף עבודה עם מפתחי תוכנה-תשתיות תוכנה בהתאם לצורך.
דרישות:
תואר ראשון בהנדסת חשמל ואלקטרוניקה/ מחשבים/ תוכנה- חובה. תואר שני - יתרון.
ניסיון של 5 שנים לפחות בפיתוח רכיבים מתוכנתים FPGA - חובה.
ניסיון של 5 שנים לפחות ב - System Verilog verification חובה.
נסיון בהובלת צוות של לפחות 2-3 מתכננים - חובה.
ניסיון מוכח של לפחות 3 שנים בפיתוח סביבות וריפיקציה בSystem Verilog במתודולוגיית UV
ניסיון בהקמת צוות עבודה ותשתיות- יתרון. המשרה מיועדת לנשים ולגברים כאחד.
תואר ראשון בהנדסת חשמל ואלקטרוניקה/ מחשבים/ תוכנה- חובה. תואר שני - יתרון.
ניסיון של 5 שנים לפחות בפיתוח רכיבים מתוכנתים FPGA - חובה.
ניסיון של 5 שנים לפחות ב - System Verilog verification חובה.
נסיון בהובלת צוות של לפחות 2-3 מתכננים - חובה.
ניסיון מוכח של לפחות 3 שנים בפיתוח סביבות וריפיקציה בSystem Verilog במתודולוגיית UV
ניסיון בהקמת צוות עבודה ותשתיות- יתרון. המשרה מיועדת לנשים ולגברים כאחד.
במקום לעבור לבד על אלפי מודעות, Jobify מנתחת את קורות החיים שלך ומציגה לך רק משרות שבאמת מתאימות לך.
מעל 90,000 משרות • אלפי משרות חדשות בכל יום
חינם. בלי פרסומות. בלי אותיות קטנות.
DOCX, DOC, PDF - בעברית או באנגלית
כבר העליתם קו"ח בעבר? כניסה
חולון
