Senior Verification engineer

עדיין מחפשים עבודה במנועי חיפוש? הגיע הזמן להשתדרג!

במקום לעבור לבד על אלפי מודעות, Jobify מנתחת את קורות החיים שלך ומציגה לך רק משרות שבאמת מתאימות לך.

מעל 80,000 משרות • 4,000 חדשות ביום
חינם. בלי פרסומות. בלי אותיות קטנות.

Ready

מספר מקומות

Ready

מספר מקומות
מלאה
28,000-40,000 ₪ (הערכה מבוססת AI)
הערכה מבוססת AI ולא שכר של המעסיק

Responsibilities:
- Develop and execute verification plans for digital designs.
- Create and implement testbenches using SystemVerilog and UVM methodology.
- Perform functional verification, simulation, and formal verification to identify and resolve design issues.
- Collaborate with hardware, software, and firmware teams for comprehensive verification coverage

Requirements:
- 7+ years of experience as a Verification engineer.
- Proficient in SystemVerilog and UVM methodology - MUST.
- Strong debugging and problem-solving skills.

This position is open to all candidates.