Jobify - Senior Design Verification Engineer משרות דרושים

עדיין מחפשים עבודה במנועי חיפוש? הגיע הזמן להשתדרג!

במקום לעבור לבד על אלפי מודעות, Jobify מנתחת את קורות החיים שלך ומציגה לך רק משרות שבאמת מתאימות לך.

מעל 90,000 משרות • אלפי משרות חדשות בכל יום
חינם. בלי פרסומות. בלי אותיות קטנות.

DOCX, DOC, PDF - בעברית או באנגלית

כבר העליתם קו"ח בעבר? כניסה

Yael Korentec Technologies

חולון

Yael Korentec Technologies

חולון
מלאה
25,000-35,000 ₪ שכר משוער (AI)
השכר המצוין אינו פרסום של המעסיק

🚀 Senior Verification Engineer – We’re Hiring!

Looking for an experienced Verification Engineer to join a highly skilled and dynamic engineering team.

🔹 5+ years of hands-on Verification experience

🔹 Strong expertise in SystemVerilog & UVM

🔹 Experience with FPGA / ASIC Verification

🔹 Block-level to Full-chip Verification

🔹 Test Plan, Coverage & RTL Debugging

🔹 Experience working closely with FPGA, System & Algorithm teams

🔹 Python / TCL / Bash scripting and Linux experience

If you’re passionate about digital verification and enjoy working on complex, cutting-edge technologies — let’s talk!

📩 Feel free to reach out or tag someone who might be a great fit. [email protected]

DOCX, DOC, PDF - בעברית או באנגלית

כבר העליתם קו"ח בעבר? כניסה

שאלות ותשובות עבור משרת Senior Design Verification Engineer

מה נדרש ממהנדס אימות בכיר ב-Yael Korentec Technologies?

כמהנדס אימות בכיר ב-Yael Korentec Technologies, תידרש ל-5+ שנות ניסיון באימות, מומחיות חזקה ב-SystemVerilog ו-UVM, וניסיון באימות FPGA/ASIC. התפקיד כולל אימות מרמת הבלוק ועד לרמת השבב המלא, תכנון בדיקות, כיסוי ובאגים ב-RTL, ועבודה צמודה עם צוותי FPGA, מערכת ואלגוריתמים. כמו כן, נדרש ניסיון בסקריפטים ב-Python/TCL/Bash ובסביבת לינוקס.

אילו טכנולוגיות וכלים עיקריים נדרשים לתפקיד מהנדס אימות בכיר?

כיצד תורם מהנדס אימות בכיר לפרויקטים של Yael Korentec Technologies?

משרות נוספות מומלצות עבורך

לכל המשרות של מהנדס בכיר לאימות תכנון