Design Verification Engineer

קצת על התפקיד:

• מהנדסת וריפיקציה לתכנון ופיתוח סביבת וריפיקציה (Block level & Full chip).
• תכנון ופיתוח סביבות וריפיקציה לרכיבי FPGA בפרויקטים מורכבים.
• ארכיטקטורה, קידוד, תכנון Coverage, חקר בעיות וניתוח תוצאות.
• עבודה בצמוד למפתחי FPGA ומפתחי התוכנה.
• עבודה במתודולוגיות CDV (Coverage Driven Verification), System Verilog UVM.

מה אנחנו מחפשים?

• תואר ראשון בהנדסת חשמל ואלקטרוניקה/ מחשבים/ תוכנה. תואר שני- יתרון.
• רקע משמעותי בתכנות מונחה עצמים (OOP).
• ניסיון של חמש שנים בפיתוח וריפיקציה ב- System Verilog UVM\ Specman e
• רקע ב- VHDL\ Verilog
• ניסיון בעבודה בסביבת LINUX
• ניסיון בכתיבת Scripts - יתרון.
• ניסיון בכלי ניהול Regressions - יתרון.

למה כדאי לך להצטרף אלינו?

• עבודה בפיתוח של מערכות מורכבות
• תפקיד מאתגר מול קבוצות פיתוח שונות
• לקיחת חלק משמעותי בהליך הפיתוח, החל משלב התכנון ועד לייצור
• מרחב להתפתחות אישית ולהעמקה/הרחבת ידע