Senior Validation Engineer

מוביל.ת וריפיקציה

קצת על התפקיד:

• הקמה וניהול צוות ורפקציה
• הקמת סביבת וריפקציה UVM מלאה, כולל שימוש ב Verification IPs פנים חברתיים וחיצוניים.
• אחריות מערכתית של ה FW וממשקיה, העמקה וחידוד של דרישות המערכת.
• הגדרת Test Plan לסביבה, ויישום לפי מתודולוגיית UVM.
• יכולת ואחריות על חניכה וביצוע בקרה מקצועית על הצוות
• עבודה שוטפת עם מפתחי FPGA ומהנדסי המערכת, ובנוסף עבודה עם מפתחי תוכנה-תשתיות תוכנה בהתאם לצורך.
• הקמת תשתיות וריפיקציה רוחביות במרכז הפיתוח

מה אנחנו מחפשים:

• ניסיון של 5 שנים לפחות ב System Verilog verification
• ניסיון בהקמת צוות עבודה ותשתיות - יתרון
• תואר ראשון בהנדסת חשמל ואלקטרוניקה/ מחשבים/ תוכנה– חובה. תואר שני – יתרון
• ניסיון מוכח של לפחות 3 שנים בפיתוח סביבות וריפיקציה בSystem Verilog במתודולוגיית UV

למה כדאי לך להצטרף אלינו?

• · להיות חלק מעשייה משמעותית וערכית עם אנשי מקצוע מובילים בתחום
• · השתלבות לצוותי עבודה קטנים וממוקדים
• · מיקום – מרכז תל אביב בסמוך לתחנת רכבת